Практическая работа по «Архитектуре вычислительных машин и систем»
Автор: Артём Новожилов • Май 30, 2024 • Практическая работа • 953 Слов (4 Страниц) • 27 Просмотры
[pic 1] |
МИНОБРНАУКИ РОССИИ |
Федеральное государственное бюджетное образовательное учреждение высшего образования «МИРЭА - Российский технологический университет» РТУ МИРЭА [pic 2] |
Институт Информационных Технологий
Кафедра Вычислительной Техники (ВТ)
ОТЧЁТ ПО ПРАКТИЧЕСКОЙ РАБОТЕ № 6
по дисциплине
«Архитектура вычислительных машин и систем»
Выполнил студент группы ИВБО-04-21 | Паращенко Ф.Д. |
Принял ассистент кафедры ВТ | Дуксин Н.А.
|
Практическая работа выполнена | « __ » _______ 2022 г. |
«Зачтено» | « __ » _______ 2022 г. |
Москва 2022
АННОТАЦИЯ
Данная работа включает в себя 1 рисунк, 2 листингa. Количество страниц в работе — 8. Вариант 24.
СОДЕРЖАНИЕ
1 КОД МОДУЛЕЙ НА ЯЗЫКЕ VERILOG HDL 4
1.1 Реализация параметрического счетчика 4
1.2 Реализация тестового модуля 5
2 ВРЕМЕННАЯ ДИАГРАММА 7
ЗАКЛЮЧЕНИЕ 8
СПИСОК ИСПОЛЬЗОВАННЫХ ИСТОЧНИКОВ 9
1 КОД МОДУЛЕЙ НА ЯЗЫКЕ VERILOG HDL
1.1 Реализация параметрического счетчика
В Листинге 1.1 представлена реализация реверсивного параметрического счетчика [3] на языке Verilog HDL. Решение выполнено в САПР Xilinx Vivado.
Листинг 1.1 — Параметрический счетчик
module counter # (mod = 10, step = 1)(
input clk, plus, minus,
output reg[6:0] q);
reg[6:0] temp = 7'sb0000000;
initial
q = 7'sb0000000;
always@(posedge clk)
begin
if(plus == minus)
q = q;
if(plus == 1)
begin
temp = q + step;
q = temp % mod;
end
if(minus == 1)
begin
temp = q - step;
if(temp[6] == 1)
q = mod + temp;
else
q = temp;
end
end
endmodule
В Листинге 1.1 реализован модуль — основной элемент описания на языке Verilog [2]. Модуль counter содержит два параметра: mod — модуль счетчика и step — шаг счета. Для данного модуля создан список из трех входных и одного выходного порта [2] — clk, plus, minus и q соответственно.
В модуле синтезируется блок initial, в котором задается начальное состояние регистра q.
В блоке always происходит присваивание нового значения регистру q, в соответствии со значениями входных портов. Регистр хранит текущее значение счетчика [1]. Реализуемый счетчик реверсивный, поэтому в зависимости от режима значение может меняться в любую сторону. Поскольку счетчик будет использоваться для реализации делителя частоты, то q меняется при любом следующем значении clk.
...