Исследование управляемого делителя частоты

Исследование управляемого делителя частоты
Отчет по ИДЗ
по дисциплине «Схемотехника цифровых устройств»

Цель работы

Целью работы является проектирование и конфигурация схемы управляемого делителя частоты, а также дальнейшее изучение полученной схемы с помощью симуляции ее работы на ПЛИС Cyclone IV E EP4CE15F17C8.

Схема управляемого делителя частоты

Сконфигурировав ПЛИС, получена схема управляемого делителя частоты:

[pic 1]

Рисунок 1 – Схема управляемого делителя частоты

Схема управляемого делителя частоты состоит из счетчика (74393), мультиплексора (74151), тактового входа А и управляющего входа b. Для упрощения схемы использовалась шинная организация.

Результат компиляции данной схемы:

[pic 2]

Рисунок 2 - Результаты компиляции схемы

[pic 3]

Рисунок 3 – Pin planner

Для получения наглядных функциональных симуляций на вход А был подан сигнал с периодом Т=10 нс и частотой . Далее на управляющий вход b поочередно подавались различные комбинации. Исходя из проведенных опытов были получены следующие функциональные симуляции:[pic 4]

[pic 5]

Рисунок 4 – Функциональная симуляция схемы при b=0002=010

[pic 6]

Рисунок 5 – Функциональная симуляция схемы при b=0012=110

[pic 7]

Рисунок 6 – Функциональная симуляция схемы при b=0102=210

[pic 8]

Рисунок 7 – Функциональная симуляция схемы при b=0112=310

[pic 9]

Рисунок 8 – Функциональная симуляция схемы при b=1002=410

[pic 10]

Рисунок 9 – Функциональная симуляция схемы при b=1012=510

[pic 11]

Рисунок 10 - Функциональная симуляция схемы при b=1102=610

[pic 12]

Рисунок 11 - Функциональная симуляция схемы при b=1112=710

На основании симуляции, представленной выше, можно сделать вывод о работе управляемого делителя частоты. В зависимости от числа, поданного на управляющий вход b, частота входного сигнала сокращается в 2b раз.

Далее были проведены аналогичные временные симуляции для вычисления задержек схемы на выходе:

[pic 13]

Рисунок 13 – Временная симуляция схемы при b=0002=010

Задержка на OUT: tOUT1=10,907 нс.

[pic 14]

Рисунок 14 – Временная симуляция схемы при b=0012=110

Задержка на OUT: tOUT2=10.461 нс.

[pic 15]

Рисунок 15 – Временная симуляция схемы при b=0102=210

Задержка на OUT: tOUT3=10.502 нс.

[pic 16]

Рисунок 16 – Временная симуляция схемы при b=0112=310

Задержка на OUT: tOUT4=9,76 нс.

[pic 17]

Рисунок 17 – Временная симуляция схемы при b=1002=410