Цифрлық құрылғылар және микропроцессорлық техника

КАФЕДРА: Электрмен жабдықтау

№3 Зертханалық жұмыс

ПӘНІ: Цифрлық құрылғылар және микропроцессорлық техника 1

Орындаған:

Тексерген:

Нұр-Сұлтан 2020

[pic 1]

1. Кез-келген белгілі минимизация әдісін қолдану арқылы функцияны азайтыңыз, мысалы, Карнот карталары, екілік таңдау диаграммалары және т. б.

Функцияны азайту (жазу формасын жеңілдету) логикалық тізбекті синтездеудегі маңызды операция болып табылады, өйткені алдын-ала азайтудың арқасында схема элементтердің ең аз санымен жүзеге асырылады

Y1= ¬x1x2¬x3 ˅x2x4 ˅x1x3

Y2= ¬x1 ¬x2 x3 ˅ ¬x1 x2 ¬x3 x4 ˅ ¬x1 x3 ¬x4 ˅ x1 ¬x2 ¬x3 ˅ x1 ¬x3 ¬x4 ˅ x1x2x3x4 ˅¬x2x3¬x4

Y3= ¬x2x4 ˅ x2x3¬x4 ˅x1 x2¬x4 ˅ x1¬x2x3

2.Электрондық WorkBench-да схеманы опциялар бойынша шындық кестесіне сәйкес жасаңыз[pic 2]

3.VHDL моделін жасау

LIBRARY IEEE;

use IEEE.STD_LOGIC_1164.ALL;

entity Vhdl1 is

port(

x1,x2,x3,x4: in std_logic;

y1,y2,y3: out std_logic

);

end Vhdl1;

architecture func of Vhdl1 is

begin

y1<=(not x1 and x2 and not x3) or (x2 and x4) or (x1 and x3);

y2<=(not x1 and not x2 and x3) or (not x1 and x2 and not x3 and x4) or (not x1 and x3 and not x4) or (x1 and not x2 and not x3) or (x1 and not x3 and not x4) or (x1 and x2 and x3 and x4) or (not x2 and x3 and not x4);

y3<=(not x2 and x4) or (x2 and x3 and not x4) or (x1 and x2 and not x4) or (x1 and not x2 and x3);

end func;

4.Verilog HDL моделін жасаңыз

module Verilog1(output y1,y2,y3, input x1,x2,x3,x4);

        wire n1,n2,n3,n4; //провода not

        wire a1,a2,a3,a4,a5,a6,a7,a8,a9,a10,a11,a12,a13,a14; //провода and

        not not1(n1,x1),not2(n2,x2),not3(n3,x3),not4(n4,x4);

        and and1(a1,n1,x2,n3),and2(a2,x2,x4),and3(a3,x1,x3),

        and4(a4,n1,n2,x3),and5(a5,n1,x2,x4,n3),and6(a6,n1,x3,n4),