Комбінаційні схеми

МІНІСТЕРСТВО ОСВІТИ І НАУКИ УКРАЇНИ

Національний авіаційний університет

Факультет комп'ютерних наук та технологій

Кафедра комп’ютерних систем та мереж

ЗВІТ

з лабораторної роботи № 4

із дисципліни «Комп'ютерні системи»

Виконав:

студент групи КС-333Б

Олександр Винник

Перевірила:

асистент Анна СТОЛЯР

Київ 2023

Лабораторна робота № 4

Комбінаційні схеми

Мета: закріплення теоретичних знань з організації та опису на HDL комбінаційних схем у КС.

Варіант 4

1. К-сть бітів у слові – 7.

2. Парні числа – 1, непарні – 0.

3. Слово 1 – 7 + 17=24.

4. Слово 2 – 7 + 6=13.

Слово 1 – 3 3 8 3 2 7 9 – 0010100

Слово 2 – 7 9 3 2 3 8 4 – 0001011

1. Реалізувати n-бітний суматор на мові Verilog HDL.

1. Створити модуль Surname_group_full_adder, який реалізує повний суматор.

Код для реалізації повного суматора на мові Verilog:

module Lab_4_4(

    input a,

    input b,

    input cin,

    output sum,

    output cout

);

  assign sum = a ^ b ^ cin; // визначення суми

  assign cout = (a & b) | (a & cin) | (b & cin); // визначення переносу

endmodule

[pic 1]

1.  Створити модуль Surname_group_nbit_adder (файл:

Surname_group_nbit_adder.v), який реалізує мультибітний суматор.

Код для реалізації мультибітного суматора, а саме 7-бітного відповідно до варіанту:

Код:

module Lab42(A, B, S, Cout);

  parameter N = 7;

  input [N-1:0] A, B;

  output [N-1:0] S;

  output Cout;

  wire [N:0] C;

  genvar i;

  generate

    for (i = 0; i < N; i = i + 1) begin : adder_block

      if (i == 0) begin

        Lab_4_4 fa(A[i], B[i], 0, S[i], C[i]);

      end else begin

        Lab_4_4 fa(A[i], B[i], C[i-1], S[i], C[i]);

      end

    end

  endgenerate

  assign Cout = C[N];

endmodule

[pic 2]

1.  Створити модуль тестбенчу для перевірки роботи модуля 2.2.

module Lab42_tb;

  // Параметри моделі

  parameter N = 7;

  // Оголошення входів/виходів